FLOW of STA run:

FLAT run:

Linking the design:
     i) Verilog netlist files
    ii) def files for each sub module
     i) Logic libraries or std cell libraries.
     ii) Memories

Inputs:
     i) AOCV/POCV derates tables
     ii) Hold margin files ?
    iii) spef files and annotation
              - STAR RC extraction
    iv) Constraints files
    v) PNR inputs
             - def files, lef files

Outputs:
    i)